AMDの次世代Ryzen 8000プロセッサについてのコアアーキテクチャ、プロセス技術、キャッシュ構造、スレッド数などのリークが活発になってきました。
9月末、Moore's Law is Deadがリークした情報から、Zen 5コアとその機能の詳細を知ることができました。コード名「Nirvana」と呼ばれる5番目のZenアーキテクチャは、シングルスレッドのパフォーマンスに焦点を当て、Ryzen 8000 CPUのゲーミングパフォーマンスを大幅に向上させます。
Zen 5コアは、フロントエンド、バックエンド、メモリサブシステム、キャッシュなど、あらゆる点でアップグレードされます。デコーダと分岐予測器の隣にある入力キャッシュであるL1Iデータキャッシュは、32KBから48KBの12-wayに増加。同様に、データ変換バッファ（DTLB）とPWCもより高速なアドレス変換のために拡張されます。
すべての out-of-order CPU で、分岐予測は最も重要なコンポーネントの 1 つです。これはパイプラインの流れを指示し、さまざまなALUの使用率に直接影響します。これはIPCに非常に有害なストールとフラッシュ（間違ったブランチの場合）に影響します。Zen 5の分岐予測器は、条件付き分岐を「ゼロバブル」にすることができます。
つまり、Zen 5の分岐予測は、ペナルティ（ほとんど1R）やバブルなしでBTBにアクセスできます。さらに、Zen 5の分岐先バッファは、条件付き間接分岐で非常に重要な容量と精度をアップグレードします。
興味深いことに、デコーダはそのまま見えますが、演算をサポートしてディスパッチキューが6つから8つのマイクロ演算に拡張されました。これにより、同じコマンドの2つのマイクロタスクがパイプライン内の特定のポイントで1つとして処理され、有効スループットが2倍になります。
バックエンドにリリースされたZen 5は、AMDのすでに強力なInteger Executionを強化しています。より大きな整数スケジューラとともに、ALUの数が4から6に増加しました。ベクトル/FP側には、AVX512のパフォーマンスを向上させるために512ビットワイドFPデバイスが追加されました。より広いALUはEpyc製品に限定され、Ryzen 8000 CPUに統合できます。メモリサブシステムも無視されませんでした。Zen 5は、Zen 4の3つの負荷から最大4つの負荷、または1サイクルあたり2つの保存を実行できます。
以前にリークした情報によると、AMDのRyzen 8000プロセッサは、アップグレードされたコアインターコネクトであるラダーL3ファブリック（元のAdoredTVから漏洩）を使用することが知られています。これは、AMDの次世代チップレット製品のダイインターコネクトとして機能する第3世代インフィニティファブリックに関連しています。
コア数と上位キャッシュバッファは変更されないと予想されます。Ryzen 8000 CPUは、2つのCCDに最大16コアが搭載され、それぞれ32MBのL3キャッシュが搭載されます。L2 キャッシュは、コアあたり 1 MB または CPU 全体に対して 16 MB のままです。コアクロックはRyzen 7000部品と同等かそれ以上でなければなりません。結局のところ、4nm（N4）ノードはZen 4を駆動する5nmプロセスのカスタムバージョンです。
Ryzen 8000 CPUは2024年中後半に発売される予定です。
https://www.hardwaretimes.com/amd-ryzen-8000-zen-5-specs-and-release-date/
